電子設(shè)計(jì)/IO智能核檢軟件(HDL Works IO Checker)

當(dāng)使用大型FPGA上確保FPGA的引腳連接到正確的信號(hào)PCB的是一個(gè)繁重的任務(wù)。FPGA側(cè)的引腳分配形式在FPGA上實(shí)現(xiàn)的邏輯頂層的HDL信號(hào)。PCB上側(cè)引腳連接到正確的網(wǎng)，將連接在PCB上其他元件。由于FPGA和PCB的實(shí)施往往是并行完成，所使用的信號(hào)名稱(chēng)并不總是相同。為了使事情更糟糕的，它往往是要執(zhí)行針掉期，以防止PCB布線(xiàn)問(wèn)題。這些引腳互換FPGA和PCB。由于這是幾乎總是體力勞動(dòng)，和當(dāng)前的設(shè)備已超過(guò)1500針，一個(gè)錯(cuò)誤是很容易的。

Verifing一個(gè)FPGA在6分鐘內(nèi)
驗(yàn)證的FPGA
智能驗(yàn)證在6分鐘內(nèi)

IO檢查使用規(guī)則（基于正則表達(dá)式）在FPGA和PCB設(shè)計(jì)環(huán)境相匹配的信號(hào)名稱(chēng)。它允許工具來(lái)驗(yàn)證匹配的群體雖然單個(gè)信號(hào)仍然可以有所不同。這些規(guī)則可以自動(dòng)生成由設(shè)計(jì)師微調(diào)。自動(dòng)化的方法往往會(huì)匹配所有器件引腳的80％至90％。
檢查的IO的靈活性，允許它在任何設(shè)計(jì)流程中使用，不需要任何的設(shè)計(jì)方法。在與排序的問(wèn)題的看法相結(jié)合的規(guī)則發(fā)生器，使工程師能夠驗(yàn)證在半小時(shí)內(nèi)1000 +引腳設(shè)備。
一旦該項(xiàng)目及其規(guī)則的定義，它是一個(gè)簡(jiǎn)單的任務(wù)，以保持FPGA和PCB數(shù)據(jù)的一致性。所有過(guò)時(shí)的文件是在一個(gè)動(dòng)作處理，并報(bào)告所有的改變都。
在6分鐘內(nèi)創(chuàng)建的約束
創(chuàng)建約束
在6分鐘內(nèi)
IO檢查概述
特點(diǎn)和優(yōu)點(diǎn)
比較FPGA和PCB的引腳名使用正則表達(dá)式
創(chuàng)建和更新FPGA約束文件
自動(dòng)規(guī)則生成363
電源引腳的電壓檢查
用戶(hù)指示接受驗(yàn)證差異
單擊驗(yàn)證和一致性
報(bào)告增量的變化，在引腳和凈列表
集中在十幾差異，而不是千行
適用于任何設(shè)計(jì)流程
HTML報(bào)告